主頁（http://www.by236.com）：基于DSP和SOPC數字信號發生器的設計

O 引 言
    數字信號發生器是在電子電路設計、自動控制系統和儀表測量校正調試中應用很多的一種信號發生裝置和信號源。而正弦信號是一種頻率成分最為單一的常見信號源，任何復雜信號(例如聲音信號)都可以通過傅里葉變換分解為許多頻率不同、幅度不等的正弦信號的疊加，廣泛地應用在電子技術試驗、自動控制系統和通信、儀器儀表、控制等領域的信號處理系統中及其他機械、電聲、水聲及生物等科研領域。

    目前，常用的信號發生器絕大部分由模擬電路或數字電路構成，體積和功耗都很大，價格也比較貴。隨著微電子技術和計算機技術的發展，以DSP微處理器及 DSP軟硬件開發系統(例如集成開發環境CCS)及配套產品為內容已形成了龐大并極具前途的高新技術產業，而可編程邏輯器件、SOPC等新技術的應用迅速滲透到電子、信息、通信等領域。這里分別借助DSP芯片運算速度高，功耗低，實時分析的優勢以及SOPC技術靈活的可配置性、較高的可靠性、硬件升級容易等優點設計了正弦信號發生器，并對各自設計過程及優缺點進行了對比。

1 基于DSP設計正弦信號發生器
1．1 正弦波產生原理
    一般情況，產生正弦波的方法有兩種：查表法和泰勒級數展開法。查表法是使用比較普遍的方法，優點是處理速度快，調頻調相容易，精度高，但需要的存儲器容量很大。泰勒級數展開法需要的存儲單元少，具有穩定性好，算法簡單，易于編程等優點，而且展開的級數越多，失真度就越小。本文采用了泰勒級數展開法。一個角度為θ的正弦和余弦函數，可以展開成泰勒級數，取其前5項進行近似得：

式中：x為θ的弧度值，x=2πf／fs(fs是采樣頻率；f是所要發生的信號頻率)。

1．2 硬件設計
    系統硬件主要由微機、DSP芯片、數／模轉換模塊組成。其中，DSP芯片采用的是TI公司性價比良好的TMS320VC5402。它有一組程序總線和三組數據總線、高度并行性的算術邏輯單元ALU、專用硬件邏輯片內存儲器、增強型HPI口和高達100 MHz的CPU頻率。它可以在一個周期里完成兩個讀和一個寫操作，并且具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來快速地實現各種數字信號處理算法。D／A采用了一種雙極型8位、低功耗數／模轉換器DAC08，實現了高速同步數／模轉換。硬件結構框圖如圖1所示。

1．3 軟件設計
    軟件設計是基于CCS開發環境的。CCS是TI公司推出的為開發TMS320系列DSP軟件的集成開發環境，是目前使用最為廣泛的DSP開發軟件之一。它提供了環境配置、源文件編譯、編譯連接、程序調試、跟蹤分析等環節，并把軟、硬件開發工具集成在一起，使程序的編寫、匯編、程序的軟硬件仿真和調試等開發工作在統一的環境中進行，從而加速軟件開發進程。本文采用了與硬件開發板相結合的在線編程模式，通過CCS軟件平臺上應用C語言及C54X匯編語言來實現正弦信號發生裝置。

    軟件設計的思想是：正弦波的波形可以看作由無數點組成，這些點與x軸的每一個角度值相對應，可以利用DSP處理器處理大量重復計算的優勢來計算x軸每一點對應的y的值(在x軸取N個點進行逼近)。整個系統軟件由主程序和基于泰勒展開法的SIN子程序組成，相應的軟件流程圖如圖2和圖3所示。 

    程序中，N值為產生正弦信號一個周期的點數，產生的正弦信號頻率與N數值大小及D／A轉換頻率fDA有關，產生正弦波信號頻率f的計算公式為：

f=fDA/N

    因此，選擇每個正弦周期中的樣點數，改變每個采樣點之間的延遲，即通過調節N值產生不同頻率的波形，同時也可以利用軟件改變輸出的離散波形值乘以相應的縮放因子A，從而調節波形的幅度。將程序裝載到DSP目標芯片中，波形實現結果可以在CCS圖形顯示界面直觀地表示出來(見圖4)或者用示波器觀察輸出結果如圖5所示。

     輸出結果顯示，在CCS圖形觀察窗口得到了頻率穩定，信號干擾小，波形失真度較小的正弦信號；利用示波器也可觀察到波形較好，穩定的正弦信號。

    電路模型設計完成后，可以利用Simulink環境的強大的圖形化仿真驗證功能，直接進行算法級模型仿真驗證，結果如圖8所示。由于在Matlab的 Simulink中，模型仿真屬于系統驗證性質的仿真，并不是RTL級仿真，與目標器件和硬件系統沒有關系。因此采用Modelsim對設計電路進行功能仿真。Modelsim是Mentor公司杰出的HDL仿真工具，以其強大的數字和模擬仿真功能而廣泛應用，且仿真結果直觀、易懂，如圖9所示。

2 基于SOPC技術設計正弦信號發生器
    盡管DSP處理器(如TI的TMS320系列)在過去很長一段時間幾乎是DSP應用系統核心器件的惟一選擇。但由于其自身的局限性，例如不靈活的硬件結構，使得其很難滿足當今迅速發展的DSP應用市場。現代大容量、高速度、內嵌有各種DSP模塊的FPGA和相應的SOPC技術出現，使得數字信號處理的實現更加容易。

2．1 DDFS原理
    直接數字頻率合成(DDFS)電路由系統時鐘、相位累加器、頻率累加器、波形查找表、D／A轉換器和信號調理電路構成。DDFS的工作原理是在每個時鐘周期，用頻率累加器以輸入頻率字FW為步進進行自增累加，累加結果的高位送相位累加器，并與輸入的相位字PW進行累加，相位累加的輸出作為波形查找表的地址，從查找表中讀出相應的數據送給D／A轉換器，最后經過低通濾波器、后級放大等信號調理電路，以形成模擬量波形輸出。圖6給出系統結構框圖。
(中國集群通信網 | 責任編輯：陳曉亮)